Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Hunta]

Мы, похоже, забыли про первоначальный вопрос. Почему нет латчей. И моё объяснение - потому что основа - ЛЭ, а на самостоятельно существующие И, ИЛИ, НЕ, триггеры. И только то, что просто синтезируется (не важно по какой причине) из ЛЭ - то и будет просто синтезируемым. Всё остальное (исходя из структуры ЛЭ) синтезироваться будет сложно. Я не прав в объяснении?

- - - Добавлено - - -

И - нет там самостоятельных триггеров. Они укрыты в инфраструктуре ЛЭ - в том числе той, которая нужная для подключения к линиям роутинга.

[Vslav]

И - нет там самостоятельных триггеров. Они укрыты в инфраструктуре ЛЭ - в том числе той, которая нужная для подключения к линиям роутинга.

ЛЭ - это ящик, есть входы и выходы "подключаемые к роутингу". Ящик можно сконфигурировать так что получится независимая комбинаторная функция и независимый FF со своими отдельными входами-выходами, можно использовать по-отдельности.
Латч в FPGA на имитации логических элементов собрать на самом деле можно, иногда оно даже работать будет, но гарантиии повторяемости и переносимости - никакой, средств анализа нет никаких. Влететь запросто - проект пересобрал и работать перестало. Можно долго и нудно прибивать констрейнами, но опять таки - без гарантии.

[Hunta]

Ящик можно сконфигурировать так что получится

Что я и говорил с самого начала. Есть только ЛЭ - и как ты их сконфигуришь - так и будут работать.

но гарантиии повторяемости и переносимости - никакой, средств анализа нет никаких.

Ну и учитывая, что из за синхронности проще предсказать, сколько сигнал идёт через фф, чем через латч (и просчитать синтез на предмет временных констрейнтов)

И? Типа я сказал что то другое?

Влететь запросто - проект пересобрал и работать перестало.

Это я хорошо выучил на PDP-2011 проекте от автора. Две строчки местами поменял (даже не связанные!! между собой) - и пушистый зверёк. Я хренову тучу времени убил на то, что бы всё это дело синхронизировать. Результат - у меня практически всегда запускается на 100 МГц, а когда первоначально трогал авторский - часто и на 25 не запускалось

[ra3qdp]

Латч прозрачен для сигналов в течении активного уровня тактируемого сигнала

Именно поэтому сигналы на его выходах появляются - раньше (регистр еще не зафиксировал данные, а они уже появляются на выходе). В некоторых случаях это может ограничивать максимальную частоту работы микросхемы. Так же если заменять одно на другое (ИР22 на ИР23), то придется ставить инвертор тактового сигнала.

[Titus]

Интересно спросить @Ynicky, что он думает про латчи, т.к. он делал 1515 для FPGA, а в 1515 полно латчей.

[Ynicky]

Интересно спросить @Ynicky, что он думает про латчи, т.к. он делал 1515 для FPGA, а в 1515 полно латчей.

В своих разработках я стараюсь их избегать. И здесь я сначала пытался заменить их на флипфлопы, но потом решил описать как есть, промоделировать, убедиться что все работает правильно, а затем только попытаюсь их заменить, хотя бы где можно.
На сегодня подсоединил 8ми разрядную DRAM(DS5-DS12), сделанную из внутренней синхронной памяти ПЛИС. Остальную 16ти разрядную DRAM(DS13-DS28) подсоединил через SDRAM контроллер к внешней памяти. Преобразовал видеовыход на HDMI. Отдельно вроде все работает. Но при моделировании всего УКНЦ вылезают глюки. Пока с ними разбираюсь.

[Advertiser]

[Titus]

Преобразовал видеовыход на HDMI.

Как преобразовал? Про HDMI поподробнее, плиз.
Ведь для этого мало того, что нужен какой-нибудь внешний TDA19988, так еще и данные для HDMI подготовить. В каком разрешении HDMI?

- - - Добавлено - - -

затем только попытаюсь их заменить, хотя бы где можно.

Если будешь заменять, опубликуй, какой элемент и на какой ты заменяешь, чтобы можно было проверить, корректно это или нет.

- - - Добавлено - - -

На сегодня подсоединил 8ми разрядную DRAM(DS5-DS12), сделанную из внутренней синхронной памяти ПЛИС. Остальную 16ти разрядную DRAM(DS13-DS28) подсоединил через SDRAM контроллер к внешней памяти.

А нет ПЛИС, в которой уже на борту 192Кб?

- - - Добавлено - - -

Для @Vslav:

Интересно, что у входного триггера /EVNT сигнал INIT имеет меньший приоритет, чем активный /EVNT в сочетании с /PLI_REQ.
Иными словами, если /EVNT = 0 (активен), и PLI_REQ = 0, то на выходе триггера все равно будет активный EVNT, даже, если INIT активен.
INIT сработает тогда, когда /EVNT станет равным 1 или PLI_REQ = 1.

[yu.zxpk]

А нет ПЛИС, в которой уже на борту 192Кб?

SRAM у FPGA в спецификациях дается в Kbit-ах, обычно блоки 9Kbit или 18Kbit (с возможностью адресации как 2 отдельных блока).
Если посмотреть на Xylinx Spartan или Artix, то нужно кол-во SRAM (2000 Kbit и выше) -- это старшие модели в серии, имеющие 50, 75, 100K Logic Cells.

Есть дешевые борды у китайцев, например вот это. Це вопроса под $100:
https://www.aliexpress.com/item/4000...6fe57fb2pEkpfm

Vslav щупал китайский Anlogic с 64MB 16bit SDRAM в корпусе FPGA, что так же интересно. Цена вопроса за борду - ~ $20.
но 16bit SDRAM, а для УКНЦ надо 24 bit SDRAM

[Titus]

а для УКНЦ надо 24 bit SDRAM

Для УКНЦ надо три банка по 64Kx8 бит.

[LeoN65816]

Именно поэтому сигналы на его выходах появляются - раньше (регистр еще не зафиксировал данные, а они уже появляются на выходе).

Предельно мягко и тактично: ты сам то понял, что сказал?...