Z80 временные диаграммы

[Bolt]

что на ножках

Ничего особенного, просто "лишние" такты между циклами. Для чего это так важно?

Вот ещё таблица http://www.z80.info/z80ins.txt

[Advertiser]

[Lethargeek]

Ничего особенного, просто "лишние" такты между циклами. Для чего это так важно?

для внешнего устройства на шине

Вот ещё таблица http://www.z80.info/z80ins.txt

мне она, конечно, известна и ответа на вопрос в ней, конечно, нет

[dvarkin]

Ничего особенного, просто "лишние" такты между циклами. Для чего это так важно?

Согласен.

Моё представление происходящего: три такта циклов чтения/записи происходят согласно картинке в #1, а после каждого цикла иногда Z80 необходимо совершать внутренние операции (в EX (SP), HL могут быть что-то типа перевыбора L на H и инкремента SP), во время которых шины остаются такими же, как в конце третьего такта (а зачем их менять?). Вроде, всё именно так, а как может быть иначе?

[Lethargeek]

во время которых шины остаются такими же, как в конце третьего такта

как сие понять? адрес и данные так и будут те же висеть на шине в дополнительные такты? или не будут?

(а зачем их менять?)

не "зачем", а "потому что так получилось"

Вроде, всё именно так, а как может быть иначе?

да как угодно

[dvarkin]

как сие понять? адрес и данные так и будут те же висеть на шине в дополнительные такты? или не будут?

Т. к. "…the WR signal goes inactive one-half T state before the address and data bus contents are changed…" — не будут. Но данные, видимо, спадут только во время "четвёртого" такта.

не "зачем", а "потому что так получилось"

Именно.

да как угодно

Три такта оно должно отработать по датащиту, о проблемах с этим я не слышал . И, очевидно, внутренние операции не сопровождаются никакими действиями вовне ("потому что так получилось") .

[Lethargeek]

. к. "…the WR signal goes inactive one-half T state before the address and data bus contents are changed…" — не будут.

или наоборот - и адрес с данными задержатся, и WR - что не противоречит цитате

И, очевидно, внутренние операции не сопровождаются никакими действиями вовне ("потому что так получилось")

не очевидно

[dvarkin]

или наоборот - и адрес с данными задержатся, и WR - что не противоречит цитате

WR по картинке, очевидно, становится неактивным в середине третьего цикла. Кстати, в https://www.zilog.com/docs/z80/ps0178.pdf для Z84C00 указано, когда именно это всё делается.

[NEO SPECTRUMAN]

для Z84C00

у каждого производителя z80 может быть свой даташит со своими дополнительными подробностями
но прочесать их все...

[Lethargeek]

WR по картинке, очевидно, становится неактивным в середине третьего цикла.

очевидно только для трёхтактовых циклов - A и D по ней изменятся только в следующем машцикле

Кстати, в https://www.zilog.com/docs/z80/ps0178.pdf для Z84C00 указано, когда именно это всё делается.

даже более туманно - "the WR line is active when the data bus is stable" - так оно аж вон где stable еще

сам-то я подозреваю, что RD/WR всегда на третьем (не считай вэйты) такте снимаются, но одно дело подозревать...