Здравствуйте, коллеги!
Намедни получил плату КД от Improverа, за что ему огромное спасибо, и, поскольку пока нужных SRAM нет, зато есть 64 корпуса удивительных NEC 41256L-12
в не менее удивительных 18 пиновых SOJах с 4х сторонним расположением выводов, сижу читаю доки по имеющимся КД. Но так как Вектором не занимался четверть века,
то в голове каша, посему есть вопросы, поправьте, если я где-то ошибаюсь:
- Кишиневский КД это "типа оригинальный" на 4х банках РУ5 и РЕ3 (тут то я себе Burn_RT и собрал), даже у меня такой самодельный когда-то был, но затерялся.
Поскольку в РУ5 8 бит мультиплексированного адреса, никаких телодвижений для рефреша не требуется, 8 бит и /RAS снимаются с ВУ как и для основной памяти.
Не требуются новые сигналы на ВУ и замена D36.
- Омский КД версии 2, одна банка РУ7/41256, нет РЕ3, но надо выводить на ВУ MX2 и REFRESH. Я пока не понял, требуется ли коррекция диаграмм в D36(D37?) в Векторе.
- ERAM. Дорого, богато, до 2Mb, но можно начать и с одной линейки РУ7/41246. РT4 есть, но не пугает. Но тоже надо выводить сигналы и еще и РЕ3 корректировать/менять.
Также есть упоминания о неработоспособности совместно с адаптером Z80 (а это тоже весьма мифические звери). Программная поддержка за пределами в 256K под вопросом.
- Понятно, что с SRAM сейчас и проще и дешевле, но откуплено было именно 41256
Вопрос1: Я ничего в кратком изложении не пропустил?
Вопрос2: Какая схема лучше для исполнения на одной линейке 41256? Разводка будет красивой и в "мини юбке" с TSOP/SO/SOJ и 0805.
Вопрос3: Насколько нужны и востребованы доработки Баркаря? Я в них пока не разбирался совсем.
Вопрос4: (Который давно гложет!) Во всех вариантах ОЗУ Вектора используются чипы с раздельными DI/DO. При сопряжении таких чипов с 2направленной шиной должен
ставиться буфер, отсекающий DO от общей шины, как D28 в основном ОЗУ. Для чипов с организацией >x1 как правило он и так есть, управляемый по !OE.
Почти аналогичную функцию выполняют 589АП26 в Кишиневском КД или выходной ВА86 в Омском. Но это означает, что в КД чипы памяти с совмещенными DI/DQ,
а такие почти все, начиная с организации x4, вообще не нуждаются в буферах (кроме ситуаций, где тупо нужна нагрузочная способность, как коэффициент нагрузки по выходу).
Это как раз есть в схемах коллеги Improverа, где SRAM напрямую нагружена на ШД и в ERAM, где DI/DO замкнуты, как на SIMM30 и тоже нагружены напрямую на ШД.
Но в основной схеме Вектора это не совсем так - шифтеры видео получают данные до выходных буферов, прямо с DO. Понятно, что на этом участке конфликтов
доступа не будет никогда - передача однонаправлена с DO на входы ИР13. Но есть желание заменить массив РУ6 на пару корпусов DRAM с организацией x16 и
отдельными !UCAS/!LCAS заведя как раз стробы 2х линеек на 1 чип. Но тут как раз на чипах двунаправленная ШД уже есть, и отдавать !OE на откуп !MEMRD нельзя,
тогда шифтеры не вычитают пиксели.
Если есть время и желание, прокомментируйте, пожалуйста, измышления "векториста второго призыва"
Ответить с цитированием