Любительская девборда на Z80

[ZEK]

Не совсем там получаются чистые VA

Ну я смысле написал, а счетчики сделать лучше что бы точка отчета совпадала с первым выводимым пикселем, по ресурсам меньше выйдет, и VA будет совпадать с адресами

[Mick]

Ну я смысле написал, а счетчики сделать лучше что бы точка отчета совпадала с первым выводимым пикселем, по ресурсам меньше выйдет, и VA будет совпадать с адресами

Опять же, если смотреть на таблицу памяти, то в фазе H2 = 1 VA подменяются кодом символа для данных из знакогенератора. Так что VA не только за коды символов отвечают, но еще и из знакогенератора читают.

[IanPo]

Mick
Так что с кодом сумматоров-то ? Получается ?

если смотреть на таблицу памяти, то в фазе H2 = 1 VA подменяются кодом символа для данных из знакогенератора

Ты про мультиплексоры говоришь?

[Mick]

Mick
Так что с кодом сумматоров-то ? Получается ?

Я пока не прошивал. А так пытаюсь набросать пока виртуальную схему, чего я хочу в итоге
Оптимизировать буду потом.


---------- Post added at 18:53 ---------- Previous post was at 18:52 ----------

Ты про мультиплексоры говоришь?

Я ориентируюсь по схеме. По схеме у меня VA это адреса видеоформирователя. В одной фазе они отображают код символа из текстового буфера и код цвета, а в другой отображаются на знакогенератор

---------- Post added at 18:54 ---------- Previous post was at 18:53 ----------

Mick, добавь простой счетчик пикселей отображаемой области, пусть он проецирует их адрес на память. Всё.

А чем случай с сумматором не подходит?

[ZEK]

Я ориентируюсь по схеме.

Схемы зло, поведенческое описание рулит, синтезаторы заточены под поведенческое описание и очень много чего плотненько укладывают макроцелы, а rtl стилем описания ты только палки в колеса синтезатору вставляешь, все равно в итоге получиться далеко не то что ты пытался изобразить
К примеру все логические И ИЛИ НЕ условия с простыми результатами, мультиплексоры в некоторых случаях в итоге укалываются в LUTы которые по смыслу как мелкие РТшки в дешифраторах, видеогенераторах и прочей лабуде, где кучу логикой заменяют табличной истиности

Надо мыслить не как бы из того что есть собрать то что нужно, а думать как оно должно работать, буквально разок переключиться на такой метод мышления и дальше пойдет по накатоной

[Mick]

Схемы зло......

Может быть касательно VHDL и Verilog это утверждение и верно. А так не согласен. Схемы заставляют включать мозг. Гораздо интреснее бывает составить из кубиков что то необычное, чем его просто описать некой формулой

Надо мыслить не как бы из того что есть собрать то что нужно, а думать как оно должно работать, буквально разок переключиться на такой метод мышления и дальше пойдет по накатоной

Да, так конечно правильнее. Но не все сразу

[Mick]

Еще вопрос связанный с записью в память. Как известно шина данных от процессора идет одна. В ПЛИС она разветвляется на две - два банка памяти. Вопрос как правильно разделить ее при записи . Я написал пока так.

    ------------------------------------------------------------------------------------
    -- Запись в память
    ------------------------------------------------------------------------------------
    Write_ram : process(WR_RAM)
                begin
                     if WR_RAM ='0' then
                        if CA(0) = '0' then
                   MDL <= CD;
               WR_RAM_L <= '0';   
               MDH <= (others => 'Z');
               WR_RAM_H <= '1';   
                        else
                           MDH <= CD;
               WR_RAM_H <= '0';   
               MDL <= (others => 'Z');
               WR_RAM_L <= '1';   
                        end if;
                     else
               WR_RAM_L <= '1';   
               WR_RAM_H <= '1';   
               MDH <= (others => 'Z');
               MDL <= (others => 'Z');
                     end if;
                end process Write_ram;

Тут мысль пришла, а если так написать. Так вроде проще запись

MDL <= CD when (WR_RAM ='0' and CA(0) ='0') else (others => 'Z');
WR_RAM_L <= '0' when (WR_RAM ='0' and CA(0) ='0') else '1';

MDH<= CD when (WR_RAM ='0' and CA(0) ='1') else (others => 'Z');
WR_RAM_H <= '0' when (WR_RAM ='0' and CA(0) ='1') else '1';

[IanPo]

Mick, второй вариант, по-моему, лучше.

[Mick]

Вот добавил код управления памятью и портами. Осталось для первоначального включения добавить только видеоформирователь.

Гуру поведенческого описания поглядите на досуге.

[IanPo]

Ram_smx <= '1' when CA(15) and ( CA(14) xor RMode_r ) else '0';
В остальном не заметил ничего подозрительного.
Насчет сумматора:
попробуй также мой вариант и сравни кол-во лог.ячеек.
Может не стоило так мучаться.