Изучение с "нуля" VHDL и ПЛИС Xilinx

[Ewgeny7]

У меня там: 000000000000
Это нормально?

Блин.... У тебя нет сетевой карты на компе?

По поводу делителя - абстрагируйся от микросхем.
Напиши код другого толка:
1. Счетчик, считает до двух, далее сбрасывается. Итого имеем три состояния - 0,1,2.
2. Сигнал выхода инвертируется с каждым сбросом счетчика.
Вот и весь делитель.
Код под спойлером.

Скрытый текст

library IEEE; 
use IEEE.std_logic_1164.all; 
use IEEE.std_logic_unsigned.all;  

entity test is
      port(
	    clk 	: in std_logic;
        q_out 	: out std_logic);
end test;

architecture st of test is

signal cnt 	: std_logic_vector (1 downto 0);
signal q	: std_logic;

begin

process (clk)
begin
	if (falling_edge(clk)) then
		if (cnt=2) then
			cnt <= "00";
			q <= not q;
		else	
			cnt <= cnt+1;
		end if;	
	end if;
end process;    

q_out <= q;

end st;

[свернуть]