А не соблаговолит ли глубокоуважаемый джинн печатную плату клавиатуры в употребимом для ЛУТ/фоторезиста формате для коллег выложить ? А то есть острая потребность =))
А не соблаговолит ли глубокоуважаемый джинн печатную плату клавиатуры в употребимом для ЛУТ/фоторезиста формате для коллег выложить ? А то есть острая потребность =))
Джинн?Сообщение от ram_scan
Я на днях выложу печатку в layout'е. Только поправлю пару косяков и добавлю распиновку.
Касательно клавиатуры - вот тут создал отдельную тему.
Друзья, добрый день!
До проверки микрофонного входа спекки смогу добраться только начале следующей недели. Пока, чтобы не простаивать, пытаюсь понемногу вникать в схему.
Если никто не против, я позадаю здесь свои нуб-вопросы.
Кстати, давно хотел исправить название темы - опечатку 'и' на 'е', но были более насущные вопросы, скажем так - потому не спрашивал где это можно сделать, если вообще можно
Касательно Ленинграда - начал изучать инструкцию по сборке + обрывками в интернете что-то нахожу. Но вопросов пока, скорее, только больше становится.
В общем пока что интересует больше всего:
ПЗУ. 13 ног адреса, 8 выходов. Даташит я просматривал на 2764 и 27138. Разница принципиальная только в наличии/отсутствии A13. Остальная распиновка идентична, благодаря чему и возможно в одну панельку вставлять.
Но что не понятно. Почему 8 выходов? Я тут могу предположить только, что так как эта ПЗУ - 8 банков по 8кбит/16кбит, то это, по-сути, 8 независимых ячеек памяти, которые одновременно выдают на выход соответствующий бит. То есть, задали адрес и каждый банк выдает бит по заданному адресу.
И теперь касательно адресации. Если у 2764 это 12 ног. 2^12 - 4096 бит. Даже если принять мою теорию о параллельной считке с каждого банка, то все-равно этого не хватит на адресацию 8 килобит.
В случае 27128 - тоже самое. В 2 раза. Значит, наверно, там загрузка адреса происходит в несколько этапов?
Ну и еще вопрос по поводу различий одного 27128 и 2х 2764. Мне на форуме ранее писали, что в случае 2 чипов - 16 килобайтная прошивка тупо разделяется на 2 половины. Насколько это верно? И еще - не могу понять механизм переключения чипов ПЗУ (работу линии CS в случае 1 27128 либо 2 2764). Если используются 2 2764, то не впаивается диод VD22. Логика не понятна.
И еще, честно говоря, не нашел куда идет линии OE от ПЗУ.
Потому-что микросхема состоит из 8-битных ячеек памяти. И из одного адреса считываются все 8 бит разом. Подавляющее количество ПЗУ обьемом выше нескольких килобит организовано именно таким образом (но есть исключения).
---------- Post added at 18:17 ---------- Previous post was at 18:14 ----------
Вы забываете считать A0. Последняя нога A12, а всего адресных ножек (если считать с нулевой) - 13.
Итого микросхема имеет 2^13 = 8192 ячеек по 8 бит каждая, что вобщем-то не противоречит ни логике ни даташитам ни наблюдениям ведущими исследователями-микросхемоведами за этими микросхемами в дикой природе. А ежели умножить 8192 ячейки на 8 бит каждая то получается аккурат 64 килобита, на что ощемта намякивает весьма жырно 2764 в ее названии (ну кроме того что в даташите написано что она 64килобитная с организацией 8192x8).
Последний раз редактировалось ram_scan; 26.03.2015 в 15:23.
Да, действительно нулем обсчитался. Тогда все сходится. на эти 2 части вопроса ответ понятен - спасибо
С дешифратором ИД7, кажется, тоже разобрался:
В случае двух корпусов 2764:
MREQ = 0, RD = 0 - необходимое условие для чтения какой-либо памяти. Они включают дешифратор ИД7.
A0-12 - непосредственно адресация ПЗУ.
A13-A15 - переключение памяти.
A13 = 0, A14=0, A15 = 0 - считываем из DD48
A13 = 1, A14 = 0, A15 = 0 - считываем из DD49
Верно?
Если A14 и A15 - не нули, то это запрос к RAM.
То есть, любые числа на входе дешифратора более 1 означает, что запрос идет к оперативной памяти.
А когда вместо 2764 встает одна 27128 то она просто включается при обеих комбинациях A13-14. При этом, так как A13 тоже подается на ПЗУ - оно как бы является виртуальным CS внутри одной 27128 по очереди меняя адреса памяти.
Касательно OE у ПЗУ я как понял - управлять этой линии надо только в случае наличия, например, контроллера дисковода на BDI, в котором будет собственная ПЗУ?
Последний раз редактировалось Prehistorik; 26.03.2015 в 16:46.
С любовью к вам, Yandex.Direct
Размещение рекламы на форуме способствует его дальнейшему развитию
Не надо перегибать палку иронии. Я, действительно, не досчитался бита и не знал про байтовый вывод. Хотя, собственно, я примерно тоже и писал. Только немного другими словами. Но без юмора, конечно, никуда
/OE - Output Enable. а /CS - выбор кристалла.
Две ноги сделаны исторически из-за того что выборка кристалла подразумевает дешифрацию адреса, а на ископаемых ПЗУ это была достаточно медленная операция, причем в процессе на выходах появлялось еще чопопало.
Поэтому на ША выставлялся адрес когда он был готов, потом давался /CS, адрес защелкивался, микросхема выставляла внутри себя данные на шину данных, и подачей /OE можно было потом быстро выставить на наружние ножки содержимое ячейки памяти просто выведя ШД из Z состояния.
То есть если провести достаточно мутную аналогию, то /CS это кран "на входе", а /OE - "на выходе". Чтобы "вода пошла" надо открыть оба.
На сегодня дела (и прогресс со скорострельностью чипов памяти) обстоят так, что это два равнозначных входа, обьединенные внутри микросхемы по ИЛИ (если не путаю). Во всяком случае в даташитах так разрисована логика работы этих входов и временным диаграммам это не противоречит.
Две ноги удобно использовать когда есть два (или больше) ПЗУ в одном адресном пространстве, "одно под другим". При этом выброка содержимого осуществляется сразу во всех ПЗУ (или не во всех, смотря какая логика выборки кристалла), а на ШД выдаются данные только из нужной. Собсно так в BDI и сделано.
Последний раз редактировалось ram_scan; 27.03.2015 в 06:23.
Да я знаю что такое CS и OE. Тут речь шла сугубо о том, что OE фигурирует только на разъеме BDI и я предположил, что оно нужно только для него, так как, в принципе, непосредственно схеме ленина и CS достаточно, а OE на подтяжке.
Что такое CS сейчас все знают, ибо полно SPI-устройств.
---------- Post added at 11:45 ---------- Previous post was at 10:54 ----------
Тем временем еще вопрос образовался..
сигнал RAS формируется с выхода Q триггера DD2.1. Частота 3.5 мегагерца, в противофазе тактовой частоте процессора.
Далее "-RAS" идет на XOR лп5, на котором она становится "RAS". У ксора один вход висит на 5В, что, по-сути, делает его просто инвертором. Почему нельзя было использовать просто инвертор? ну или что-нибудь типа 2И-НЕ, 2ИЛИ-НЕ. А второе - зачем вообще его инвертировать, если с того же триггера есть сигнал Q~?
И еще вопрос чуть из другого блока:
сигнал IOWR формируется по ИЛИ с A0 и A5, включенными через диоды (монтажное или ) с подтяжкой резисторами к питанию. То есть, ноль может выставиться если IORQ - ноль и либо A0 , либо A5 - ноль. Далее этот сигнал по или объединяется с WR, что формирует IOWR. IORD - аналогично. Непонятно, почему для формирования этих сигналов взяли A0 и A5?
Последний раз редактировалось Prehistorik; 27.03.2015 в 11:53.
Prehistorik,Далее "-RAS" идет на XOR лп5к555ЛП5 очень мощный инвертор - наверное что бы вытянуть 8 входов ОЗУ и не завалить форму сигналаПочему нельзя было использовать просто инвертор?
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием
Радио-Губитель 
Канал на