Цифровая археология: 1801 и все-все-все

[NovaStorm]

Тут MOV может на сотню тактов растянуться, а он об умножении... =)

[Titus]

Тут MOV может на сотню тактов растянуться, а он об умножении... =)

Если поставить сверхтормозную память, то и на 1000. Да что там 1000... Миллион)

[NovaStorm]

Ну с нашими РУшками главный тормоз всё равно же именно проц? И это видимо не только из-за кривой архитектуры с диким обменом с памятью. А из-за реализации.

[Vslav]

главный тормоз всё равно же именно проц? И это видимо не только из-за кривой архитектуры с диким обменом с памятью. А из-за реализации.

Да, процессор является главным тормозом, а реализация такая, какую транзисторный бюджет на тот момент позволял. Сейчас потихоньку смотрю LSI-11, есть у меня подозрение что оно еще медленее. И, много знакомого, люди делавшие ВМ1 явно LSI-11 и его устройство и микропрограмму изучали.

[NovaStorm]

а реализация такая, какую транзисторный бюджет на тот момент позволял

На тот момент уже были 8086 и 68k примерно на тех же технологиях. Да и 8МГц тогда было вполне на уровне. Так что, наверное, не в кремнии дело. Ведь IPC ВМ2 почему-то катастрофически маленький =(

[gid]

В принципе - для встраивания V-модели процессора в любой существующий эмулятор достаточно написать "прокси-адаптер", который будет преобразовывать циклы шины ( и другие сигналы ) на выходах V-модели в запросы API эмулятора.

Ну, мне в этом плане проще гораздо, нет никакого апи - не нужно ничего
адаптировать, зато можно нужное апи создать.

Мало того, можно использовать V-модель одновременно со старой абстрактной моделью того же процессора и на каждом шаге эмуляции автоматически сравнивать их поведение.

Вам может и можно, а у меня всё гораздо проще, что вижу - о том и пою, имеющаяся у меня абстрактная модель абсолютно несовместима с V-моделью. Там даже сравнивать нечего, как мокрое с мягким.

Вот я пытаюсь собрать минимальный инструментарий для запуска сдаточных тестов ВМ1: модель процессора (правильность которой как раз и над проверить), простейшая модель памяти, простейшая модель терминального устройства, и всё это взаимодействует между собой посредством сигналов ОШ МПИ, по диаграммам из соответствующего ГОСТа (без учёта времянок естественно, лишь бы сигналы выставлялись в соответствующем порядке). Как-то тяжко идёт. У меня есть подозрение, что это дело можно сэмулировать как-то проще, но в голову ничего иного не приходит.

[Patron]

есть подозрение, что это дело можно сэмулировать как-то проще

Если согласовать интерфейс V-модели процессора 1801ВМ1 ( т.е. полный перечень публичных методов для чтения/записи сигналов на входах и выходах процессора ) - я могу сделать специальный вариант эмулятора ДВК-1 с исходниками отдельного модуля ( в виде проекта Visual C++ 2005 ), создающего объекты с таким интерфейсом. Тогда V-модель можно будет запускать в эмуляторе ДВК.

[gid]

т.е. полный перечень публичных методов для чтения/записи сигналов на входах и выходах процессора

А их нету, так что подойдут любые.
Сейчас у меня сделано так: есть структура MPI в которой заданы все гостовские сигналы типа bool, а шина адрес-данные - слово unsigned short int, всё это в инверсном виде, для аутентичности, потому что у Vslav модель процессора тоже получает/выдаёт инверсные данные.
И есть единственная функция, отрабатывающая один такт устройства:

void tboard::maincycle()
{
	m_CPU.eval_p(&m_MPI); //отработаем передний фронт ТЧ
	m_Memory.eval(&m_MPI);
	m_IRPS.eval(&m_MPI);
	OutLog();
	m_CPU.eval_n(&m_MPI); //отработаем задний фронт ТЧ
	m_Memory.eval(&m_MPI);
	m_IRPS.eval(&m_MPI);
	OutLog();
	m_nClk++;
}

CPU получает сигналы МПИ, отрабатывает полутакт ТЧ, если есть изменения - изменяет данные сигналов структуры МПИ, затем все остальные устройства, сидящие на шине, таким же образом. Всё это теоретически. Практически работоспособность не проверена, т.к. сейчас модель процессора не работает, ищу опечатки, так что даже публиковать исходники смысла нету. Конкретно сейчас - цикл dati не завершается, после съёма внешним устройством RPLY, процессор не хочет снимать SYNC, поэтому дело дальше не идёт.

Vslav, QSync\vm1_qbus.v, строка 683 - там длинное условие получается такое
if (pin_dmgi & ... & ~pin_dmgi), т.е. никогда не true, нету ли ошибки?

[Vslav]

if (pin_dmgi & ... & ~pin_dmgi), т.е. никогда не true, нету ли ошибки?

Да, получается есть ошибка, внесена при переносе на синхронную модель, должно быть так:

if (pin_dmgi & (qbus_nosr_rc | (sync_out & ~qbus_win)) & qbus_req)

Выходит что генерация SACК привязана к срезу DMGI_IN, а не к уровню, потому что работает дополнительный триггер qbus_req.

[Patron]

CPU получает сигналы МПИ

Правильно ли я понимаю, что следующий интерфейс является исчерпывающим для V-модели 1801ВМ1:

	typedef	unsigned short  word;

	struct  MPI_signals_type
	{
		bool	SACK;
		bool	DMGO;
		bool	DMR;
		bool	SEL1;
		bool	SEL2;
		word	AD;
		bool	BSY;
		bool	DCLO;
		bool	ACLO;
		bool	IRQ1;
		bool	IRQ2;
		bool	IRQ3;
		bool	INIT;
		bool	VIRQ;
		bool	IAKO;
		bool	DOUT;
		bool	DIN;
		bool	RPLY;
		bool	WTBT;
		bool	SYNC;
	};

	class	VM1_MPI_interface {
	public:
		virtual void                 Clock()=0;
		virtual MPI_signals_type &   Link_MPI() 
		{
			return MPI_signals;
		}

	protected:
		MPI_signals_type             MPI_signals;
	};