Цифровая археология: 1801 и все-все-все

[Vslav]

Т.е. процессор просто зависнет, никак не реагируя на CLC ?

Да, он будет ждать фронта деактивации ACLO. По фронту деактивации ACLO - стартанет. При этом, в процессе ожидания детектор фронта активации ACLO также работает, если таковое событие зафиксируется, то после старта процессора будет выставлен запрос на TRAP24.

Структурно оно выглядит так - есть два независимых детектора фронтов активации и деактивации ACLO, их выходы поступают на матрицу шифратора контроллера прерываний. У детекторов есть внутри триггер, для детектора активации устанавливается по ACLO=OFF, для детектора деактивации - по ACLO=ON, оба триггера сбрасываются по общему сбросу ядра, а также при подтверждении обработки события матрицей прерываний. Выход детектора AND-ится с внутренним триггером. То есть - запрос по активации ACLO будет высоким если ACLO=ON И триггер был ранее установлен по ACLO=OFF. При активации ACLO будет генерироваться прерывание, при деактивации ACLO специальное событие СТАРТ. Прерывание подтверждается (триггер внутри детектора сбрасывается) переходом на обработку, СТАРТ подтверждается выходом из ОЖИДАНИЯ.

DCLO=ON сбрасывает все - детекторы, контроллер прерываний, ядро, пока DCLO=ON все блоки находятся перманентно в состоянии сброса. Когда происходит деактивация DCLO->OFF контроллер прерываний переходит в специальное состояние - ОЖИДАНИЕ старта, при этом основной микропрограммный автомат опрашивает контроллер прерываний с интервалом 3 CLC и также ожидает, пока контроллер прерываний не выйдет из состояния ОЖИДАНИЕ. Дальше тут два возможных варианта - назад в СБРОС по DCLO=ON, или переход в рабочее состояние по событию СТАРТ (детектор деактивации ACLO дает запрос).

Возможные состояния и табличка переходов (события условия указаны в скобках)
СБРОС -> СБРОС (DCLO=ON), ОЖИДАНИЕ (DCLO=OFF)
ОЖИДАНИЕ -> СБРОС (DCLO=ON), ОЖИДАНИЕ (нет событий), РАБОТА (деактивация ACLO)
РАБОТА -> СБРОС(DCLO=ON), РАБОТА (нет событий), TRAP24 (активация ACLO)

Для ВМ2 минимальная стартовая задержка между DCLO = OFF и ACLO = OFF составляет 10 тактов, а для ВМ1 эта величина известна ?

Для ВМ1 незначительная, порядка 1 CLC, тут важно чтобы детектор деактивации ACLO успел выйти из сброса, остальное менее важно. Я проверял реальный процессор на 4МГц с интервалом примерно 1мкс (4 такта) между снятием DCLO и ACLO - надежно стартовал. Может там еще какие физические ограничения есть, но логических не видно.

Да, и с учетом периода опроса в 3 CLC возможен разброс момента выхода в режим работы относительно деактивации ACLO.
Update: по памяти немного неверно описал работу детекторов, посмотрел схему и исправил пост. Запоминания и отложенной обработки TRAP24 не будет - оба детектора сбрасываются одинм сигналом, возникающим по TRAP24 и по СТАРТ.

[Patron]

А возможен ли выход из ожидания старта при поступлении сигналов IRQ1, IRQ2, IRQ3, VIRQ ?

[Vslav]

А возможен ли выход из ожидания старта при поступлении сигналов IRQ1, IRQ2, IRQ3, VIRQ ?

Нет, все состояния, касающиеся сброса, и события переходов между ними - в табличке. В состоянии ОЖИДАНИЕ контроллер прерываний (и весь процессор) реагирует только на СТАРТ или СБРОС.

[CodeMaster]

Пока с переводом Верилога в Си вроде затихло, я стал понимать больше слов в сообщениях ;-) и возникло несколько исторических вопросов, а вот сколько не читаешь всё-равно пазл полностью не складывается.

1. Система команд у 1801ВЕ1 изначально была близка к DEC или почему ВМ1 решили делать на базе ВЕ1? Просто адаптировать, даже через микрокод ИМХО всё-равно трудоёмко, ведь проектирование было ручным, а адаптировалась ведь не только система команд. Доработки, верификация, не проще ли было создать совсем с нуля?

2. Правильно ли я понимаю, что ВМ1 делали когда не было реверса кристаллов T-11 и F-11 и не было 1807ВМ1 и 1811ВМ/ВУ/ВТ и их делали по описаниям на систему команд и шины Q-Bus? Или реверс кристаллов был, но в другом министерстве, а PDP-11 совместимый процессор делать было надо?

3. Развитие не полностью совместимой линейки ВМ1/2/3, при наличии полных аналогов это тоже борьба министерств или они были чем-то лучше 1807/1811?

И немножко ближе к теме :-)

Получается, что для перезапуска ВМ1 просто коротить DCLO недостаточно

Все вот эти заморочи со стартом проца это унаследованное для работы с UNIBUS/Q-Bus? В смысле можно бы было обойтись и отпусканием RESET, но для соблюдения стандарта надо использовать ACLO/DCLO. Как и где использовался TRAP24 при пропадании внешнего питания, что делали системы при обработке этого прерывания? И какой смысл останавливать проц по DCLO перед его обесточиванием ведь в итоге вся система и так остановится?

[dk_spb]

Вроде Уважаемый Юрий Отрохов на ixbt писал что это чуть ли не личная его измена ;-)
Его начальство жаждало "двигать" свою систему команд НЦ, а высокое начальство говорило что-то "а зачем нам НЦ и Э60, может деньги только на что-нибудь одно тратить?" После этого разработчики (к большому неудовольствию своего начальства) предложили перевести ВЕ1 на систему команд Э60.
Так что дублирование - это был шаг к унификации. Хотя некоторые держат на предложившего эту идею большой зуб и считают что именно это "отодвинуло" Зеленоград на второй план.
Но это всё только моё понимание прочитанного, лучше на ixbt первоисточник перечитать.

[CodeMaster]

лучше на ixbt первоисточник перечитать.

Я читал эти 100 страниц обсуждения (или больше в 2 темах?), но чёткой картины у меня не сложилось.

Так что дублирование - это был шаг к унификации.

Допустим, но зачем брать вертолёт и допиливать его напильником до комбайна?

[Patron]

Бит 10 в PSW запрещает TRAP24 при активации ACLO или нет ?

[Vslav]

Бит 10 в PSW запрещает TRAP24 при активации ACLO или нет ?

По приоритетам прерываний. Открываем файлик vm1_plm.v, в нем находим модуль vm1a_pli или vm1g_pli. Там я упорядочил более-менее по приоритетам, надо искать строчку где интересующий сигнал запроса прерывания неинвертирован. Для ACLO там есть такое:

assign p[12]   = plir & ~psw[10] & ~psw[4] & ~qbto &  aclo & ~uerr;

Откуда следует, что TRAP24 по запросу ACLO будет замаскирован битами psw[4] и psw[10], а также более приоритетными прерываниями и исключениями: тайм-аут qbus (qbto), неизвестный опкод (uerr). plir - это флажок режима работы (то есть произошел старт).

---------- Post added at 17:58 ---------- Previous post was at 17:37 ----------

1. Система команд у 1801ВЕ1 изначально была близка к DEC или почему ВМ1 решили делать на базе ВЕ1? Просто адаптировать, даже через микрокод ИМХО всё-равно трудоёмко

А вот и нет. Там была какая-то система проектирования микрокода, тот же микроассемблер. Поэтому, имея готовую подходящую микромашину, переписать для нее микрокод можно достаточно быстро. Шаблон ПЛМ же можно буквально за пару дней (а может и быстрее, если автоматизировано) сделать. Именно поэтому победил микропрограммный подход - разрабатывать софт гораздо проще чем жесткую логику. Я про средства разработки спрашивал, ответа насчет микрокода никакого нет, увы.

Я сделаю описание микропрограммы, если будут желающие - то можно будет сделать эмулятор именно микромашины (и на его базе тактовый эмуль ВМ1), и попытаться попрограммировать ее. Хотя бы добавить команды деления и арифметического сдвига - в FPGA у нас ПЛМ не столь ограничена как в оригинальном кристалле.

2. Правильно ли я понимаю, что ВМ1 делали когда не было реверса кристаллов T-11 и F-11 и не было 1807ВМ1 и 1811ВМ/ВУ/ВТ и их делали по описаниям на систему команд и шины Q-Bus?

Был уже LSI-11, тот же микропрограммный подход, и я вижу много общего у ВМ1 и LSI-11. Не буквально, ВМ1 достаточно оригинален, но кое-то принципиально общее.

3. Развитие не полностью совместимой линейки ВМ1/2/3, при наличии полных аналогов это тоже борьба министерств или они были чем-то лучше 1807/1811?

Если у меня есть своя разработка и вполне успешная, причем однокристаллная, в отличие от LSI-11/F-11/J-11, то почему бы ее не развивать? Да, это элемент конкуренции, но на выходе есть неплохое изделие, значит можно выпускать.

Все вот эти заморочи со стартом проца это унаследованное для работы с UNIBUS/Q-Bus? В смысле можно бы было обойтись и отпусканием RESET, но для соблюдения стандарта надо использовать ACLO/DCLO

Это очень древний принцип управления питанием и он до сих пор актуален. И в моих сегодняшних изделиях используется. ACLO - это сигнал раннего оповещения о проблемах с питанием. Это знакомый стрелочник с перегона позвонил и сообщил что поезд "Белопесецк-Москва" (на котором едет теща в гости) проследовал, и можно начать прятать пустые бутылки, пылесосить и собирать раскиданные носки. А DCLO - это когда уже поезд приехал, жена маму встретила, они тебя не дождались на вокзале, взяли такси, приехали и трезвонят в дверь, а у тебя еще головка бо-бо и перегар не выветрился

По ACLO завершают критические операции, сносят кеши на диски, по-быстрому закрывают сетевые соединения, переводят исполнительные органы (механику) в безопасное состояние и ждут DCLO. Если его долго нет, и ACLO восстановилось - то рестарт. В некоторых моих изделиях есть даже маленький литиевый аккумулятор, как в детском вертолетике, как раз на 10-15 секунд хватает гарантировано завершить самое критическое (снос кешей FAT-а например).

[Patron]

Это очень древний принцип управления питанием и он до сих пор актуален.

Скорее - имелось в виду, что зависание процессора 1801ВМ1 при передёргивании DCLO - это дань совместимости с LSI-11, потому что стандарт Q-Bus не запрещает ресетить процессор закорачиванием DCLO при неизменном ACLO, а рестарт в такой ситуаци выглядит более адекватной реакцией, нежели зависание.

[Vslav]

а рестарт в такой ситуаци выглядит более адекватной реакцией, нежели зависание.

Да, и я даже подумываю сделать в реплике автоматическую внутреннюю активацию ACLO при активации DCLO, чтобы процессор именно рестартовал и можно было обойтись одним простым сбросом при желании.