Verilog лишь описывает логику. Потом эту логику сборщик разложит на базовые кирпичики, а потом эту кучу кирпичей надо будет после оптимизации собрать в корпуса. А в качестве корпусов там всякие плисовые LUT6 и DSP48. Вот если бы можно было как-то заставить сборщик вместо плисовых примитивов использовать например серию К1533, да ещё и выбирать какие корпуса можно, а какие нельзя, тогда можно было бы схему любой сложности из текста на verilog-е собрать, причём в минимальном числе корпусов. Я к сожалению мало знаю о том, как устроены все эти сборщики изнутри, но могу поспрашивать у опенсорсников насколько это вообще реально.