Кстати. В процессе разводки по плис все плисовые сапры оптимизируют логическую функцию, уменьшая число требуемых для схемы элементов. Естественно всё это по большей части синхронная оптимизация, заточенная на примитивы плис, но иногда на дельные мысли может натолкнуть. Рекомендую посмотреть Yosys - он не привязан ни к какому конкретному производителю (хотя может подстраиваться под нужного), и как раз такую задачу и решает - делает из обычного верилога синтезированный верилог, то есть верилог, в котором только буфера, триггеры и защёлки.