Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Alex_K]

ABORT с адресом 0x01 - это обычная команда выборки следующей инструкции

Выборка кэшированной инструкции. Если есть запрос на прерывание, то переход к обработке запроса, а там прерывание по приоритету. Т.к. у TRAP4 самый высокий приоритет, то оно и исполнится.

RESET с адресом 0x00 - это пустая команда, тоже была описана.

А после отпускания DCLO как там ожидается прямой фронт ACLO? И как будет установлен запрос на прерывание по нулевому вектору HALT?

[Vslav]

Сигналы ABORT и THANG тебе не нужны, они неактивны при проявлении бага.

Фрагмент исполняемого кода, на диаграммах показан момент после MUL

    
    180	000434	012700 	000001 		tst0:		mov	#1, R0			; тест ошибки предвыборки
    181	000440	012701 	000002 				mov	#2, R1			;
    182	000444	012702 	000003 				mov	#3, R2			;
    183	000450	012703 	000004 				mov	#4, R3			;
    184	000454	070400 					mul	R0, R4			;
    185	000456	011704 					mov	@PC, R4			;
    186	000460	005200 					inc	R0			;
    187	000462	005201 					inc	R1			;
    188	000464	005202 					inc	R2			;
    189	000466	005203 					inc	R3			;
    190	000470	000000 					halt				;

Быстрая шина, баг не проявляется

Скрытый текст

[свернуть]

Медленная шина (+5 тактов), баг проявляется

Скрытый текст

[свернуть]

- - - Добавлено - - -

А после отпускания DCLO как там ожидается прямой фронт ACLO? И как будет установлен запрос на прерывание по нулевому вектору HALT?

После аппаратного сброса матрица прерываний выдает специальный код, и оно крутится на первом адресе пока ACLO не деактивируется, все остальные прерывания не обрабатываются.

[Titus]

Медленная шина (+5 тактов), баг не проявляется

Так проявляется или не проявляется?
Мне надо, чтобы проявился)

[Vslav]

Так проявляется или не проявляется?
Мне надо, чтобы проявился)

А на диаграмму посмотреть?
На результат в R0

[Alex_K]

Медленная шина (+5 тактов), баг проявляется

Кстати, по прошлым исследованиям, если после команды с адресацией @PC, употреблялись команды снятия/установки признаков (CLx, SEx), то там баг тоже проявлялся. При этом по тестам мы ничего не смогли понять. Можно посмотреть историю исследований, там были эти тесты.

[Titus]

А после отпускания DCLO как там ожидается прямой фронт ACLO? И как будет установлен запрос на прерывание по нулевому вектору HALT?

В таблице векторов прерываний, которую я расшифровывал, все описано же было.
Высший приоритет имеет прерывание по спаду ACLO, вектор 0x00 в режиме HALT.
А по фронту ACLO, как я понимаю из той же таблицы, идет удержание состояние WAIT.

- - - Добавлено - - -

А на диаграмму посмотреть?
На результат в R0

Я доверчивый. Мне говорят - не проявляется, я и верю)

[Vslav]

А по фронту ACLO, как я понимаю из той же таблицы, идет удержание состояние WAIT.

Не совсем, там блокирована матрица прерываний входом AC0. По nDCLO он активируется, и пока не будет фронта nACLO - микрокод будет зациклен.

[Titus]

Не совсем, там блокирована матрица прерываний входом AC0. По nDCLO он активируется, и пока не будет фронта nACLO - микрокод будет зациклен.

Этот сигнал я не отслеживал пока что.

[Titus]

Медленная шина (+5 тактов), баг проявляется

А где баг-то?
Все счетчики PC1 и PC2 после MOV @PC,Rн одинаковые что в первом примере, что во втором.

[Vslav]

А где баг-то?
Все счетчики PC1 и PC2 после MOV @PC,Rн одинаковые что в первом примере, что во втором.

Инструкция "inc R0" выполняется дважды