Потактовый клон i8080 на FPGA/CPLD

[Vslav]

А как преобразовалась схема?

Я не знаю - оно само, внутри моей головы
Я просто лежал с ноутбуком на диване, смотрел на схему и выписывал руками уравнения. То есть переводил соединения транзисторов в логику. Много тразисторов просто никак не отобразилось - буферные, pull-up и прочие.

Были ли в ней найдены ошибки, если да то какие?

Пока в схеме ошибок не найдено, найдено несколько ошибок перевода схемы в Verilog. Сейчас вот pre-экзорцист гоняю - почему-то не ставятся флаги, разбираюсь, но не думаю что это ошибка схемы, вероятнее ошибка переноса в текст.

Я понимаю, что не сложно перерисовать нагрузочные транзисторы в сопротивления и потом перевести транзисторную схему в логическую. Было ли это сделано?

Нет смысла перерисовывать - это большая и ненужная работа, можно сразу в текст переводить, это проще и намного быстрее.

Если есть более свежий вариант схемы, где его можно взять?

Более "свежий" вариант есть, но изменения косметические, сама логика связей не менялась, поэтому пока промежуточный вариант и не выкладываю, файл большой, тут на форуме не выложить - надо искать сторонний хост или Woland-а просить.

Update: выполняет LXI, MVI, CPI, JZ, JNZ, JMP, доходит до первой инструкции CALL и улетает далеко, фактически происходит переход по указателю стека. Глючит автомат состояний и тут уже, кажется, ошибка восстановления топологии. В приложении - текущий проект.

Update2: ага, нашел пропущенный транзистор. М-а-а-а-ленький затвор в виде короткого ответвления от цепи F1, прикрытый сверху параллельным металлическим проводником.

[Advertiser]

[ivagor]

Желательно написать небольшую "обертку" для этого варианта 580, чтобы его можно было использовать вместо t80 или k580wm80a.v (b2m) в имеющихся проектах ретрокомпов. Не хватает разделенных шин данных на чтение и запись и "мешают" два отдельных ce.

[Vslav]

Желательно написать небольшую "обертку" для этого варианта 580, чтобы его можно было использовать вместо t80 или k580wm80a.v (b2m) в имеющихся проектах ретрокомпов. Не хватает разделенных шин данных на чтение и запись и "мешают" два отдельных ce.

Да, я собирался сравнить с T80. Интересно каковы результаты будут, но не думаю что отреверсенный вариант эффективнее по скорости/ресурсам выйдет, тут мы за точность клона боролись, а не за скорость/ресурсы. С тактированием беда, что-то мне кажется что i8080 не двухфазный, а трех - F1, F2, и ~F1 & ~F2. Посмотрим, когда дойдет до оптимизации, попытаемся поработать на чистых двух фазах.

Поправил ряд с десяток багов в Verilog-описании, отыскался еще один пропущенный транзистор (всего два), и наконец предварительный экзорцист завершился успешно. Полный тест в виду длительности надо уже на реальной плате запускать, DE0 попробую.

Update: симуляция заработала и на двух фазах, но почему-то просит два такта CLK на активной F2, но это уже скорее всего моя проблема, а не начального дизайна.

[bigral]

Так а слой поликремния и дифузионный тоже в sprint layout-e рисуется (так же как и слой метализации) да? Получается что на этом этапе какбы идет "разработка" печатной платы из 3-х слоев?

[Vslav]

Так а слой поликремния и дифузионный тоже в sprint layout-e рисуется (так же как и слой метализации) да? Получается что на этом этапе какбы идет "разработка" печатной платы из 3-х слоев?

Угу. Хотя Sprint не самый лучший топологический редактор, он 32-битный, отсюда у него всего в работе 2 гигабайта памяти и, например, большой .jpg он загрузить не может, надо преобразовать в .bmp, но и там он упирается в картинку 12К*12К, нельзя использовать компоненты - я было начал использовать транзисторы, так он на первой тысяче дохнуть начал, пришлось транзисторы просто палочками в 4-ом слое наносить. Потом в PCAD-е уже добавлял "честные" транзисторы связанными группами - а то навалить сразу кучу и потом несколько тысяч транзисторов руками растаскивать по схеме тоже долго было бы. Сам PCAD жрет 50К (проверял) транзисторов и даже не кашляет.

[Vslav]

На данный момент:
- разобрался почему требовалось два такта F2, теперь работает за один такт F1 и за один такт F2.
- причесал исходник согласно "рекомендаций лучших собаководов" - lowercase всех автоматически сгенерированных имен, _n в конце и еще всякие мелочи
- разнес входную и выходную шины данных, для старого тестбенча сделал простую обертку чтобы было как в предыдущей версии, можно использовать для генерации одночиповой замены процессора
- запустил простую системку на плате DE0
- протестил пока предварительный экзорцист на плате DE0 - работает на 50МГц, Fmax показывает что должно и 100МГц пойти, но пока лень прикручивать PLL к системе

Сейчас буду патчить полный экзорцист и прогонять его на реальной DE0. Потом еще останется потестить прерывания, HALT, HOLD/HLDA и READY и на этом можно будет считать реверс законченным

[Titus]

Сейчас буду патчить полный экзорцист и прогонять его на реальной DE0. Потом еще останется потестить прерывания, HALT, HOLD/HLDA и READY и на этом можно будет считать реверс законченным

В общем, никаких потайных команд, регистров и флагов не открылось (

[HardWareMan]

В общем, никаких потайных команд, регистров и флагов не открылось (

Зато точный потактовый клон! Уже жду недождусь!

[Vslav]

Сегодня в реальной FPGA на DE0 заработало 23 теста из 25 основного пакета экзорциста. Пока осталось два неработающих теста ALU. Особенно долго я искал почему не работают тесты STAX/LDAX/MOV M*, много чего перепробовал, а суммы не совпадают. А проблема оказалась в директиве org 100h. У меня же нет CP/M, модуль исполняемый компилируется и грузится с нулевого адреса, поэтому адреса тестовых переменных переместились и тест давал неверный результат. Ошибка переноса программы такая, не в процессоре. С директовой org 100h результаты верные, ну а с ALU буду разбираться чего там не работает, вообще удивительно как он при неработающем ALU все остальные тесты сумел корректно вычислить.

[HardWareMan]

Финишная прямая! Главное, чтобы открылось второе дыхание! А проектом под DE0 поделишься? У меня есть плата, я бы тоже погонял.
А что именно из тестов ALU не проходит?