ПЛИС и всё что с ними связано

[omercury]

Да любой, какой понравится, с красотой в 8х16 особо не развернёшься.
16х16 можно, 50 символов в строке тебе хватит?
Тогда можно и покрасивше подбирать.

или про форум?

Через модем его чтоль подключили?

[Advertiser]

[dosikus]

16х16 можно, 50 символов в строке тебе хватит?
Тогда можно и покрасивше подбирать.

Угу ...

- - - Добавлено - - -

Копипаст с нотепада++ прокатывает только до сохранения , дальше так же .
Плюнул, камменты english only, forever ...

- - - Добавлено - - -

HardWareMan, Вот RTL :

RTL кликабельно

[свернуть]

[HardWareMan]

dosikus, ты его не мне показывай. Ты его сам научись правильно считывать.

[dosikus]

HardWareMan, в смысле читать /понимать?

[HardWareMan]

dosikus, да, и самое главное - делать выводы. Оно потом как положительная обратная связь начинает работать. Как давно сказал кто-то из моих знакомых: сначала программист развивает программу, а потом программа развивает программиста.

[dosikus]

omercury, так как визард тыкать неззя, а нам нужна тактовая и сброс на 8051 , правильно ли я понимаю :



Редактируем v_pll :
Было

module v_pll   #(parameter mul1 = 5, mul2 = 1, div1 = 2, div2 = 2)
(
	inclk0,
	c0,
	c1);

	input	  inclk0;
	output	  c0;
	output	  c1;

	wire [4:0] sub_wire0;
	wire [0:0] sub_wire5 = 1'h0;
	wire [1:1] sub_wire2 = sub_wire0[1:1];
	wire [0:0] sub_wire1 = sub_wire0[0:0];
	wire  c0 = sub_wire1;
	wire  c1 = sub_wire2;
	wire  sub_wire3 = inclk0;
	wire [1:0] sub_wire4 = {sub_wire5, sub_wire3};

	altpll	altpll_component (
				.inclk (sub_wire4),
				.clk (sub_wire0),
	
				.locked (),
	
				.vcooverrange (),
				.vcounderrange ());

Стало

module v_pll   #(parameter mul1 = 5, mul2 = 1, mul3=2, div1 = 2, div2 = 2, div3=1)
(
	inclk0,
	c0,
	c1,
	c2,
	locked);

	input	  inclk0;
	output	  c0;
	output	  c1;
        output	  c2;
	output	  locked;
	
	wire [4:0] sub_wire0;
	wire [0:0] sub_wire5 = 1'h0;
	wire [2:2] sub_wire6 = sub_wire0[2:2];
	wire [1:1] sub_wire2 = sub_wire0[1:1];
	wire [0:0] sub_wire1 = sub_wire0[0:0];
	wire  c0 = sub_wire1;
	wire  c1 = sub_wire2;
	wire  c2 = sub_wire6;
	
	wire  sub_wire3 = inclk0;
	wire [1:0] sub_wire4 = {sub_wire5, sub_wire3};

	altpll	altpll_component (
				.inclk (sub_wire4),
				.clk (sub_wire0),
	
				.locked (locked),
				
				.vcooverrange (),
				.vcounderrange ());

[omercury]

omercury, так как визард тыкать неззя

dosikus, смотреть-то никто не запрещал.

Создай новую PLL, открой блокнотом и посмотри разницу.
Там всё просто, разберёшься с ходу.

Какая частота-то нужна?
Ты сделал 100МГц.



Или другой вариант - заюзай вторую PLL, благо у тебя их 4 штуки.
И меньше 4 всё равно не будет.)))

[dosikus]

Или другой вариант - заюзай вторую PLL, благо у тебя их 4 штуки.
И меньше 4 всё равно не будет.)))

Временно пришлось завязать, на работе случился переезд в другое помещение, а оно всегда хуже пожара .
смогу пока только в выходные и то если смогу, ибо с внуком сижу.


Сделал как ты пишешь, оставил твой синхрогенератор с твоим PLL и добавил свою PLL.
Готов продолжать, огромное спасибо за помощь...

[omercury]

случился переезд

А, фигня.
Я тоже был "не в кондиции" - днюха.

[dosikus]

omercury, Поздравляю!!! Всего, всего,всего!!!