Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Ynicky]

Поподробнее.

Для лучшего видения пичка сделал задержку на триггерах в 5 нс для моделирования.


- - - Добавлено - - -

Диаграмма совпала с рисунком, если вход 1 у элемента Н65.1 сделать инверсным, ну и задержать RPLY на PPU.

- - - Добавлено - - -

[Advertiser]

[Titus]

Диаграмма совпала с рисунком, если вход 1 у элемента Н65.1 сделать инверсным, ну и задержать RPLY на PPU.

Хм... на первый взгляд оптимизированная схема не отличается от оригинального реверса. Придется сравнивать с фоткой кристалла, но это не раньше следующей недели я смогу только сделать, так как на даче, огород и все такое. Так что пока оставь так, как есть, тем более, что раритетные регистры не используются вообще. Для совместимости они должны быть, но пока можно и без них все остальное тестировать.

[Ynicky]

Еще обнаружил несовпадение диаграммы WRITE PLANE ADDRESS. Сигнал LATCH_DATA в 136й у меня совпадает с сигналом CAS как по положению, так и по длительности. Хотя тесты записи/чтения в/из планы/ов проходят.

[Titus]

Еще обнаружил несовпадение диаграммы WRITE PLANE ADDRESS. Сигнал LATCH_DATA в 136й у меня совпадает с сигналом CAS как по положению, так и по длительности. Хотя тесты записи/чтения в/из планы/ов проходят.

А где несовпадение? DC_LATCH на моей диаграмме совпадает с CAS.

[Ynicky]

А где несовпадение? DC_LATCH на моей диаграмме совпадает с CAS.

Тогда что за сигнал (136)A_D_LATCH в 032й rev43?

[Titus]

Тогда что за сигнал (136)A_D_LATCH в 032й rev43?

Очевидно, это CC_WRITE_PLANE_ADR по которому с шин A и D защелкивается адрес планов в регистрах PLANE_ADR_L и PLANE_ADR_H.

[Ynicky]

Очевидно, это CC_WRITE_PLANE_ADR по которому с шин A и D защелкивается адрес планов в регистрах PLANE_ADR_L и PLANE_ADR_H.

Он самый, и длительность совпала с диаграммой в 136й.

[Titus]

@Vslav, обратил внимание, что схема ветвлений тоже не должна работать в статике. Правда, подробно еще не разбирался, но похоже, PLM ветвлений чисто динамическая.

[Titus]

Рассматривал счетчик таймаута в ВМ2, получилось, что TOUT срабатывает на 53-м тике /F1, а TINIT на 511-тике. Интересно, так ли это в реальности.

[Alex_K]

Рассматривал счетчик таймаута в ВМ2, получилось, что TOUT срабатывает на 53-м тике /F1

У меня в описании 1801ВМ2 тоже было указано, что RPLY ждёт 54 такта. Информация бралась здесь, раздел [Отличия от 1806ВМ2]. Так как этот счётчик используется и для ожидания RPLY, и для формирования INIT, то в ТО на 1801ВМ2 сказано, что активная фаза сигнала INIT равна 105 периодам CLCI, делим на два, где-то 53 и есть. Но в том же ТО сказано, что RPLY процессор ждёт 64 такта. Ну а 511, так и должно быть, счётчик 9-разрядный.